一、集成电路EMC技术概论
1.1、何谓集成电路EMC设计
1.2、集成电路EMC标准与规范
1.3、EMC的效费比-EMC介入时间与成本的关系
1.4、电磁兼容设计与抗电磁骚扰的区别
1.5、集成电路的EMC设计管理
二、IC版图设计中的EMC/EMI问题
2.1、版图设计
2.2、版图举例: ?I噪声电流/瞬态负载电流/?I噪声电压
2,3、版图举例: 差模骚扰/共模骚扰
2.4、版图举例: 传导骚扰耦合
2.5、版图举例: 共阻抗骚扰耦合
2.6、版图举例: 共电源阻抗耦合
2.7、版图举例: 感应骚扰耦合/串扰
2.8、版图举例: 辐射骚扰耦合/非闭合载流电路/闭合载流电路
2.9、版图举例: 敏感度特性/耦合途径
三、IC版图EMC设计
3.1、减小版图互连线路走线的阻抗
3.2、版图布局和布线的准则：
1)、低频布线取短距离(小电阻)；
2)、高频布线取小环路面积(小阻抗);
3)、布局与不兼容分割
3.3、版图中电源网格/地线网格,电源总线/信号总线和接地设计准则
3.4、层次化结构和多金属层设计与应用/金属距离和密度
1)、层叠设计,层数和大小的选择
2)、2W原则
3)、传输延迟和特性阻抗及阻抗匹配
4)、信号完整性的含义
5)、信号完整性问题
6)、IC设计中的串扰
3.5, ESD电路分析
1)、新ESD技术减小IC的I/O尺寸
2)、深亚微米CMOS芯片ESD保护结构设计
3)、电路实例
四、IC地线设计
4.1、接地系统
4.2、IC中的接地
五、IC中的屏蔽设计
5.1、屏蔽材料与厚度的选择和屏蔽效能的计算
5.2、IC中的屏蔽
六、滤波设计
6.1、滤波器的种类
6.2、如何选择滤波器的网络结构
6.3、如何计算滤波器的插入损耗与频率特性
七、成功IC版图举例
7.1、电源电压检测电路版图设计
7.2、利用CADENCE IC Craftsman自动布局布线
7.3、SuperV芯片的版图优化
7.4、Ledit版图设计软件
7.5、门级ASIC的分层物理设计
八、集成电路设计软件
8.1、Cadence RF设计Kits(锦囊)
8.2、CADENCE:SiP IC设计主流化
8.4、用于 RFIC设计的Calibre验证
8.5、LCoS(Liquid-Crystal-On-Silicon) 显示芯片
8.6、CMOS 器件版图 DUMMY 图形
九、掌握IC封装特性抑制EMI
9.1、DIP
9.2、芯片载体封装
9.3、方型扁平封装（Quad Flat Package）
9.4、BGA封装
9.5、CSP封装
裸芯片组装
9.7、倒装芯片(Flip Chip)(简称:FC)
9.8、多芯片模块
9.9、系统芯片（SOC）
十、集成电路EMC标准与试验方法
IEC62132标准试验方法：
IEC62132标准：集成电路电磁抗扰度
通用条件和定义；
辐射抗扰度测量方法--横电磁波室法（TEM Cell）；
传导抗扰度测量方法--电流注入法（BCI）；
传导抗扰度测量方法--直接激励注入法（DPI）；
传导抗扰度测量方法--WFC（Workbench Faraday Cage）法。
10.2、IEC61967标准试验方法：
IEC61967标准：集成电路电磁发射
通用条件和定义；
辐射发射测量方法--横电磁波室法（TEM Cell）
辐射发射测量方法--表面扫描法；
传导发射测量方法--1Ω/150Ω直接耦合法；
传导发射测量方法--WFC (Workbench Faraday Cage）方法；
传导发射测量方法--探针法
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