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SystemVerilog Testbench 培训

班级规模及环境--热线:4008699035 手机:15921673576/13918613812( 微信同号)

坚持小班授课，为保证培训效果，增加互动环节，每期人数限3到5人。注意：本课程一旦开课不予退费。

时间地点

上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院【北京分部】：北京中山/福鑫大楼【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路）【成都分部】：领馆区1号（中和大道）【沈阳分部】：沈阳理工大学/六宅臻品【郑州分部】：郑州大学/锦华大厦【石家庄分部】：河北科技大学/瑞景大厦【广州分部】：广粮大厦【西安分部】：协同大厦
近开课时间(周末班/连续班/晚班）：SystemVerilog Testbench班：2024年11月18日......(欢迎您垂询，视教育质量为生命！)

学时和费用

        ★课时：请咨询在线客服

         ☆注重质量 ☆边讲边练
        ☆合格学员免费推荐工作
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新优惠

◆在读学生凭学生证，可优惠500元。

质量保障

        1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
        2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
        3、培训合格学员可享受免费推荐就业机会。

课程大纲:

SystemVerilog Testbench 培训

COURSE OUTLINE

· The Device Under Test

· SystemVerilog Verification Environment

· SystemVerilog Language Basics

· Drive and Sample DUT Signals

· Concurrency

· Object Oriented Programming (OOP) - Encapsulation

· Object Oriented Programming (OOP) – Randomization

· Object Oriented Programming (OOP) – Inheritance

· Inter-Thread Communications

· Functional Coverage

· SystemVerilog VMM Preview