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曙海第514期开关电源培训班圆满结束。[2016-8-7]

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   Advance FPGA Implementation
   入学要求

        学员学习本课程应具备下列基础知识:
        ◆ 电路系统的基本概念。

   班级规模及环境--热线:4008699035 手机:15921673576( 微信同号)
       为了保证培训效果,增加互动环节,我们坚持小班授课,每期报名人数限3到5人,多余人员安排到下一期进行。
   上课时间和地点
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山学院/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
最近开课时间(周末班/连续班/晚班)
Advance FPGA Implementation:2019年7月22日
   学时
     ◆课时: 共5天,30学时

        ◆外地学员:代理安排食宿(需提前预定)
        ☆注重质量
        ☆边讲边练

        ☆合格学员免费推荐工作

        ☆合格学员免费颁发相关工程师等资格证书,提升您的职业资质

        专注高端培训15年,曙海提供的证书得到本行业的广泛认可,学员的能力
        得到大家的认同,受到用人单位的广泛赞誉。

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   最新优惠
       ◆团体报名优惠措施:两人95折优惠,三人或三人以上9折优惠 。注意:在读学生凭学生证,即使一个人也优惠500元。
   质量保障

        1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
        2、培训结束后,培训老师留给学员手机和Email,免费提供半年的技术支持,充分保证培训后出效果;
        3、培训合格学员可享受免费推荐就业机会。 ☆合格学员免费颁发相关工程师等资格证书,提升您的职业资质。专注高端培训13年,曙海提供的证书得到本行业的广泛认可,学员的能力得到大家的认同,受到用人单位的广泛赞誉。

  Design for Performance
  课程介绍

       高级 FPGA 实现涵盖了ISE 软件工具套装和Xilinx 硬件最复杂的内容。这一为期2天的课程中所包含的8 个实验可为您提供动手实践经验,内容将包括Synplify 和XilinxXST 工具。课程要求首先学习 FPGA 设计基础和面向性能的设计2 门课程。最好具备Verilog 或VHDL 方面的知识,并至少具备6 个月的采用Xilinx 工具和FPGA 的设计经验。

   必备条件

        ?? 具备 VHDL 或Verilog 方面的中等知识
        ?? 至少具备 6 个月的使用Xilinx 工具和FPGA 的设计经验

    课程概要

        ?? 创建并编辑布局逻辑约束和创建时序约束
        ?? 创建 RPM(Relationally Placed Macros)以提升关键路径的性能
        ?? 利用有效时钟电路来对 Spartan 系列的时钟资源进行管理并优化您的系统架构
        ?? 使用 Floor planner 及采用模块化设计及增量设计技术来实现高效布局
        ?? 在FPGA Editor 查看并编辑已有的布线设计,优化后布局布线,并实现更有效的Chipscope内嵌测
            试,显着减少调试时间

    实验介绍

        实验1. 时序分析器
        创建全局时序约束,阅读时序报告,添加专门路径的约束(Multicycle 和False Path),应用高级实现选
        项。
        实验2. UCF
        直接向UCF 文件中写约束,引导实现的性能结果。
        实验3. 脚本控制
        将程序命令写到批处理文件中,来实现设计。然后调整程序转换,从设计中获得最大的性能。
        实验4. RPM
        在UCF 文件中创建RPM。使用时序分析器发现不满足时序约束的路径,并确定该路径组成。RLOC 路
        径组成,以创建RPM 并改善路径的时序。
        实验5. 分治法
        利用增量的设计技巧和 Floorplanner 来有效实施“分治法”技巧。
        实验6. FPGA Editor
        采用FPGA Editor 来查看并编辑设计。分析CLB 的内容;加探针; 对组件进行删除,布局,修改;分析长
        网络。
       
实验7. 减少时钟周期,采用所有您获得的知识来减少时钟周期延迟。

 
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.(2014年7月11)........................................................................................
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