 Synopsys物理综合设计方法学和设计工具培训班 |
| 入学要求 |
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学员学习本课程应具备下列基础知识：
◆ 电路系统的基本概念。 |
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班级规模及环境--热线:4008699035 手机:15921673576/13918613812( 微信同号) |
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坚持小班授课，为保证培训效果，增加互动环节，每期人数限3到5人。 |
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上课时间和地点 |
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】：北京中山/福鑫大楼 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【成都分部】：领馆区1号（中和大道） 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦 【广州分部】：广粮大厦 【西安分部】：协同大厦
近开课时间(周末班/连续班/晚班）： Synopsys培训班：2024年11月18日......(欢迎您垂询，视教育质量为生命！) |
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实验设备 |
☆资深工程师授课
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新优惠 |
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◆在读学生凭学生证，可优惠500元。 |
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质量保障 |
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1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
3、培训合格学员可享受免费推荐就业机会。 |
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Synopsys物理综合设计方法学和设计工具培训班 |
随着国内集成电路设计产业的发展，越来越多的本地设计公司开始采用目前国际上主流（Mainstream）的物理综合的设计方法。随着半导体工艺的发展和设计复杂度的提升，设计方法也不得不随之改变。在面对0.18微米及以下工艺，100MHz以上主频的设计时，若仍采用传统的综合和布局布线分别考虑，利用线负载模型（Wire-load Model）估计连线延迟的设计方法，前后端的迭代次数明显增加，甚至引起设计的不收敛，造成设计周期的延误，或设计性能的下降。Synopsys自2000年起推出Physical Compiler，并结合其他一系列工具，从设计方法学着手解决时序收敛的问题。目前，Physical Compiler是全球基于0.18微米工艺，100MHz以上频率的主流设计所采用的主要设计工具。
??为了让更多的本地设计工程师熟悉物理综合工具及其设计方法学，特开设本课程。
课程内容如下：
课程内容如下：
一、基于物理综合的芯片实现方案介绍（上）
二、基于物理综合的芯片实现方案介绍（下）
三、新版物理综合工具Physical Compiler介绍与使用技巧
四、基于Physical Compiler的设计流程演示 |
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